异步FIFO设计与实现 异步fifo设计




异步FIFO是一种先进先出电路,用在需要实时数据接口的部分,用来存储、缓冲在两个异步时钟之间的数据传输。异步FIFO与同步FIFO最大的不同在于异步FIFO读写时钟不同,通常异步FIFO用来做数据的时钟域转换,FIFO设计中难度最大的地方在FIFO的空满标识的产生,对同步FIFO来说,由于读写指针的增加时钟频率相同,因此读写指针可以直接进行比较产生出空满标志,而异步FIFO某由于读写两端时钟频率不同,读写指针需要进行时钟域转换后才能进行比较,也就是读时钟域的读地址要先转到写时钟域,然后与写时钟域的写地址进行比较,而实际这种比较时存在一定风险的。

异步FIFO设计一般的结构有:双口存储器、读地址产生逻辑、写地址产生逻辑、空/满标志产生逻辑四部分构成。图1是一种常用的异步FIFO设计方案,其中,读地址(rptr)和空标志(rempty)由读时钟(rclk)产生,而写地址(wptr)和满标志(wfull)由写时钟(wclk)产生。把写地址与读地址相互比较以产生空/满标志。由于读写地址的变化由不同的时钟产生,所以对FIFO空或满的判断是跨时钟域的。如何避免异步传输带来的亚稳态以及正确地产生空/满标志是设计异步FIFO的难点。


图1

在设计时,需要弄清楚以下几个方面:

1.首先确定输入输出接口,异步FIFO在一个时钟域中进行写数据操作,而在另一个时钟域中进行读数据操作,所以在写数据模块,需要有写数据wdata,写时钟wclk,写复位wrst_n,写请求wreq,写满标志wfull;在读数据模块,需要有读数据rdata,读时钟rclk,读复位rrst_n,读请求rreq,读空标志rempty。其中rdata,rempty,wfull为输出信号,其余为输入信号。

其FIFO用来存储16*8数据(数据宽为8,数据深度为16)的顶层模块如下:

//异步FIFO缓存16*8数据,即数据宽度为8,深度为 16//
moduleyibufifo(rdata,rempty,rrep,rclk,rrst_n,wdata,wfull,wrep,wclk,wrst_n);
input wclk,wrep,wrst_n;
input rclk,rrep,rrst_n;
input[7:0]wdata;
output[7:0]rdata;
output rempty,wfull;
wire wclk,wrep,wrst_n;
wire rclk,rrep,rrst_n;
wire [7:0]wdata;
wire [7:0]rdata;
wire [3:0]wptr,rptr;
wire [3:0]waddr,raddr;
wire aempty_n,afull_n;
ram i1(.wdata(wdata),//读写存储模块
.rdata(rdata),
.waddr(wptr),//地址与指针同步
.raddr(rptr),//
异步FIFO设计与实现 异步fifo设计
.wrep(wrep),
.wclk(wclk));
async_cmp i2(.aempty_n(aempty_n),//异步比较读写指针产生异步空满标志
.afull_n(afull_n),
.wptr(wptr),
.rptr(rptr),
.wrst_n(wrst_n));
rptr_empty2i3(.rempty(rempty),//根据rclk产生读指针rptr和空标志rempty
.rptr(rptr),
.aempty_n(aempty_n),
.rrep(rrep),
.rclk(rclk),
.rrst_n(rrst_n));
wptr_full2 i4(.wfull(wfull),//根据wclk产生写指针wptr和满标志wfull
.wptr(wptr),
.afull_n(afull_n),
.wrep(wrep),
.wclk(wclk),
.wrst_n(wrst_n));
endmodule

顶层模块图:

其中

2.1读写地址产生逻辑(本设计中读写地址与读写指针同步)

  读写地址线一般有多位,如果在不同的时钟域内直接同步二进制码的地址指针,则有可能产生亚稳态。例如,读指针从011变化到100时,所有位都要变化,读指针的每一位在读时钟的作用下,跳变不一致,即产生毛刺。如果写时钟恰好在读指针的变化时刻采样,得到的采样信号可能是000~111中的任何一个,从而导致空/满信号判断错误。由实践可知,同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概率[3]。解决这一问题的有效方法是采用格雷码。格雷码的主要特点是相邻的两个编码之间只有一位变化。图2是格雷码产生的逻辑框图。在读使能或写使能信号有效、并且空/满标志无效的情况下,读写指针开始累加,进行FIFO读或写操作。二进制码与格雷码的转换是一个“异或”运算:gnext=(bnext>>1)^bnext。格雷码gnext经寄存器输出格雷码指针ptr。这种方法采用了两组寄存器,虽然面积较大,但是有助于提高系统的工作频率。

图2

alwa

  

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