爱华网Makefile 的规则中的目标可以不止一个，其支持多目标，有可能我们的多个目标同时依赖
于一个文件，并且其生成的命令大体类似。于是我们就能把其合并起来。当然，多个目标
的生成规则的执行命令是同一个，这可能会可我们带来麻烦，不过好在我们的可以使用一
个自动化变量“$@”（关于自动化变量，将在后面讲述），这个变量表示着目前规则中所
有的目标的集合，这样说可能很抽象，还是看一个例子吧。
bigoutput littleoutput : text.g
generate text.g -$(subst output,,$@) >$@
上述规则等价于：
bigoutput : text.g
generate text.g -big > bigoutput
littleoutput : text.g
generate text.g -little >littleoutput
其中，-$(substoutput,,$@)中的“$”表示执行一个Makefile的函数，函数名为subst，
后面的为参数。关于函数，将在后面讲述。这里的这个函数是截取字符串的意思，“$@”
表示目标的集合，就像一个数组，“$@”依次取出目标，并执于命令。
七、静态模式
静态模式可以更加容易地定义多目标的规则，可以让我们的规则变得更加的有弹性和灵活
。我们还是先来看一下语法：
: :
...
targets定义了一系列的目标文件，可以有通配符。是目标的一个集合。
target-parrtern是指明了targets的模式，也就是的目标集模式。
prereq-parrterns是目标的依赖模式，它对target-parrtern形成的模式再进行一次依赖目
标的定义。
这样描述这三个东西，可能还是没有说清楚，还是举个例子来说明一下吧。如果我们的
arget-parrtern>定义成“%.o”，意思是我们的集合中都是以“.o”结尾的，而
如果我们的定义成“%.c”，意思是对所形成的目
标集进行二次定义，其计算方法是，取模式中的“%”（也就是去掉了
[.o]这个结尾），并为其加上[.c]这个结尾，形成的新集合。
所以，我们的“目标模式”或是“依赖模式”中都应该有“%”这个字符，如果你的文件名
中有“%”那么你可以使用反斜杠“”进行转义，来标明真实的“%”字符。
看一个例子：
objects = foo.o bar.o
all: $(objects)
$(objects): %.o: %.c
$(CC) -c $(CFLAGS) $< -o $@
上面的例子中，指明了我们的目标从$object中获取，“%.o”表明要所有以“.o”结尾的
目标，也就是“foo.o bar.o”，也就是变量$object集合的模式，而依赖模式“%.c”则取
模式“%.o”的“%”，也就是“foo bar”，并为其加下“.c”的后缀，于是，我们的依赖
目标就是“foo.cbar.c”。而命令中的“$<”和“$@”则是自动化变量，“$<”表示所有
的依赖目标集（也就是“foo.c bar.c”），“$@”表示目标集（也就是“foo.obar.o”
）。于是，上面的规则展开后等价于下面的规则：
foo.o : foo.c
$(CC) -c $(CFLAGS) foo.c -o foo.o
bar.o : bar.c
$(CC) -c $(CFLAGS) bar.c -o bar.o
试想，如果我们的“%.o”有几百个，那种我们只要用这种很简单的“静态模式规则”就可
以写完一堆规则，实在是太有效率了。“静态模式规则”的用法很灵活，如果用得好，那
会一个很强大的功能。再看一个例子：
files = foo.elc bar.o lose.o
$(filter %.o,$(files)): %.o: %.c
$(CC) -c $(CFLAGS) $< -o $@
$(filter %.elc,$(files)): %.elc: %.el
emacs -f batch-byte-compile$<</span>
$(filter%.o,$(files))表示调用Makefile的filter函数，过滤“$filter”集，只要其中
模式为“%.o”的内容。其的它内容，我就不用多说了吧。这个例字展示了Makefile中更大
的弹性。
八、自动生成依赖性
在Makefile中，我们的依赖关系可能会需要包含一系列的头文件，比如，如果我们的main
.c中有一句“#include "defs.h"”，那么我们的依赖关系应该是：
main.o : main.c defs.h
但是，如果是一个比较大型的工程，你必需清楚哪些C文件包含了哪些头文件，并且，你在
加入或删除头文件时，也需要小心地修改Makefile，这是一个很没有维护性的工作。为了
避免这种繁重而又容易出错的事情，我们可以使用C/C++编译的一个功能。大多数的C/C++
编译器都支持一个“-M”的选项，即自动找寻源文件中包含的头文件，并生成一个依赖关
系。例如，如果我们执行下面的命令：
cc -M main.c
其输出是：
main.o : main.c defs.h
于是由编译器自动生成的依赖关系，这样一来，你就不必再手动书写若干文件的依赖关系
，而由编译器自动生成了。需要提醒一句的是，如果你使用GNU的C/C++编译器，你得用“
-MM”参数，不然，“-M”参数会把一些标准库的头文件也包含进来。
gcc -M main.c的输出是：
main.o: main.c defs.h /usr/include/stdio.h /usr/include/features.h
/usr/include/sys/cdefs.h /usr/include/gnu/stubs.h
/usr/lib/gcc-lib/i486-suse-linux/2.95.3/include/stddef.h
/usr/include/bits/types.h /usr/include/bits/pthreadtypes.h
/usr/include/bits/sched.h /usr/include/libio.h
/usr/include/_G_config.h /usr/include/wchar.h
/usr/include/bits/wchar.h /usr/include/gconv.h
/usr/lib/gcc-lib/i486-suse-linux/2.95.3/include/stdarg.h
/usr/include/bits/stdio_lim.h
gcc -MM main.c的输出则是：
main.o: main.c defs.h
那么，编译器的这个功能如何与我们的Makefile联系在一起呢。因为这样一来，我们的Ma
kefile也要根据这些源文件重新生成，让Makefile 自已依赖于源文件？这个功能并不现实
，不过我们可以有其它手段来迂回地实现这一功能。GNU组织建议把编译器为每一个源文件
的自动生成的依赖关系放到一个文件中，为每一个“name.c”的文件都生成一个“name.d
”的Makefile文件，[.d]文件中就存放对应[.c]文件的依赖关系。
于是，我们可以写出[.c]文件和[.d]文件的依赖关系，并让make自动更新或自成[.d]文件
，并把其包含在我们的主Makefile中，这样，我们就可以自动化地生成每个文件的依赖关
系了。
这里，我们给出了一个模式规则来产生[.d]文件：
%.d: %.c
@set -e; rm -f $@;
$(CC) -M $(CPPFLAGS) $< > $@.$$$$;
sed 's,($*).o[ :]*,1.o $@ : ,g' < $@.$$$$> $@;
rm -f $@.$$$$
这个规则的意思是，所有的[.d]文件依赖于[.c]文件，“rm -f $@”的意思是删除所有的
目标，也就是[.d]文件，第二行的意思是，为每个依赖文件“$<”，也就是[.c]文件生成
依赖文件，“$@”表示模式 “%.d”文件，如果有一个C文件是name.c，那么“%”就是“
name”，“$$$$”意为一个随机编号，第二行生成的文件有可能是 “name.d.12345”，第
三行使用sed命令做了一个替换，关于sed命令的用法请参看相关的使用文档。第四行就是
删除临时文件。
总而言之，这个模式要做的事就是在编译器生成的依赖关系中加入[.d]文件的依赖，即把
依赖关系：
main.o : main.c defs.h
转成：
main.o main.d : main.c defs.h
于是，我们的[.d]文件也会自动更新了，并会自动生成了，当然，你还可以在这个[.d]文
件中加入的不只是依赖关系，包括生成的命令也可一并加入，让每个 [.d]文件都包含一个
完赖的规则。一旦我们完成这个工作，接下来，我们就要把这些自动生成的规则放进我们
的主Makefile中。我们可以使用Makefile的“include”命令，来引入别的Makefile文件
（前面讲过），例如：
sources = foo.c bar.c
include $(sources:.c=.d)
上述语句中的“$(sources:.c=.d)”中的“.c=.d”的意思是做一个替换，把变量$(sourc
es)所有[.c]的字串都替换成 [.d]，关于这个“替换”的内容，在后面我会有更为详细的
讲述。当然，你得注意次序，因为include是按次来载入文件，最先载入的[.d]文件中的目
标会成为默认目标。
书写命令
————
每条规则中的命令和操作系统Shell的命令行是一致的。make会一按顺序一条一条的执行命
令，每条命令的开头必须以[Tab]键开头，除非，命令是紧跟在依赖规则后面的分号后的。
在命令行之间中的空格或是空行会被忽略，但是如果该空格或空行是以Tab键开头的，那么
make会认为其是一个空命令。
我们在UNIX下可能会使用不同的Shell，但是make的命令默认是被“/bin/sh”——UNIX的
标准Shell解释执行的。除非你特别指定一个其它的Shell。Makefile中，“#”是注释符，
很像C/C++中的“//”，其后的本行字符都被注释。
一、显示命令
通常，make会把其要执行的命令行在命令执行前输出到屏幕上。当我们用“@”字符在命令
行前，那么，这个命令将不被make显示出来，最具代表性的例子是，我们用这个功能来像
屏幕显示一些信息。如：
@echo 正在编译XXX模块......
当make执行时，会输出“正在编译XXX模块......”字串，但不会输出命令，如果没有“@
”，那么，make将输出：
echo 正在编译XXX模块......
正在编译XXX模块......
如果make执行时，带入make参数“-n”或“--just-print”，那么其只是显示命令，但不
会执行命令，这个功能很有利于我们调试我们的Makefile，看看我们书写的命令是执行起
来是什么样子的或是什么顺序的。
而make参数“-s”或“--slient”则是全面禁止命令的显示。
二、命令执行
当依赖目标新于目标时，也就是当规则的目标需要被更新时，make会一条一条的执行其后
的命令。需要注意的是，如果你要让上一条命令的结果应用在下一条命令时，你应该使用
分号分隔这两条命令。比如你的第一条命令是cd命令，你希望第二条命令得在cd之后的基
础上运行，那么你就不能把这两条命令写在两行上，而应该把这两条命令写在一行上，用
分号分隔。如：
示例一：
exec:
cd /home/hchen
pwd
示例二：
exec:
cd /home/hchen; pwd
当我们执行“make exec”时，第一个例子中的cd没有作用，pwd会打印出当前的Makefile
目录，而第二个例子中，cd就起作用了，pwd会打印出“/home/hchen”。
make 一般是使用环境变量SHELL中所定义的系统Shell来执行命令，默认情况下使用UNIX的
标准Shell——/bin/sh来执行命令。但在MS-DOS下有点特殊，因为MS-DOS下没有SHELL环
境变量，当然你也可以指定。如果你指定了UNIX风格的目录形式，首先，make会在SHELL所
指定的路径中找寻命令解释器，如果找不到，其会在当前盘符中的当前目录中寻找，如果
再找不到，其会在PATH环境变量中所定义的所有路径中寻找。MS- DOS中，如果你定义的命
令解释器没有找到，其会给你的命令解释器加上诸如“.exe”、“.com”、“.bat”、“
.sh”等后缀。
三、命令出错
每当命令运行完后，make会检测每个命令的返回码，如果命令返回成功，那么make会执行
下一条命令，当规则中所有的命令成功返回后，这个规则就算是成功完成了。如果一个规
则中的某个命令出错了（命令退出码非零），那么make就会终止执行当前规则，这将有可
能终止所有规则的执行。
有些时候，命令的出错并不表示就是错误的。例如mkdir命令，我们一定需要建立一个目录
，如果目录不存在，那么mkdir就成功执行，万事大吉，如果目录存在，那么就出错了。我
们之所以使用mkdir的意思就是一定要有这样的一个目录，于是我们就不希望mkdir出错而
终止规则的运行。
为了做到这一点，忽略命令的出错，我们可以在Makefile的命令行前加一个减号“-”（在
Tab键之后），标记为不管命令出不出错都认为是成功的。如：
clean:
-rm -f *.o
还有一个全局的办法是，给make加上“-i”或是“--ignore-errors”参数，那么，Makef
ile中所有命令都会忽略错误。而如果一个规则是以“.IGNORE”作为目标的，那么这个规
则中的所有命令将会忽略错误。这些是不同级别的防止命令出错的方法，你可以根据你的
不同喜欢设置。
还有一个要提一下的make的参数的是“-k”或是“--keep-going”，这个参数的意思是，
如果某规则中的命令出错了，那么就终目该规则的执行，但继续执行其它规则。
四、嵌套执行make
在一些大的工程中，我们会把我们不同模块或是不同功能的源文件放在不同的目录中，我
们可以在每个目录中都书写一个该目录的Makefile，这有利于让我们的Makefile变得更加
地简洁，而不至于把所有的东西全部写在一个Makefile中，这样会很难维护我们的Makefi
le，这个技术对于我们模块编译和分段编译有着非常大的好处。
例如，我们有一个子目录叫subdir，这个目录下有个Makefile文件，来指明了这个目录下
文件的编译规则。那么我们总控的Makefile可以这样书写：
subsystem:
cd subdir &&$(MAKE)
其等价于：
subsystem:
$(MAKE) -C subdir
定义$(MAKE)宏变量的意思是，也许我们的make需要一些参数，所以定义成一个变量比较利
于维护。这两个例子的意思都是先进入“subdir”目录，然后执行make命令。
我们把这个Makefile叫做“总控Makefile”，总控Makefile的变量可以传递到下级的Make
file中（如果你显示的声明），但是不会覆盖下层的Makefile中所定义的变量，除非指定
了“-e”参数。
如果你要传递变量到下级Makefile中，那么你可以使用这样的声明：
export
如果你不想让某些变量传递到下级Makefile中，那么你可以这样声明：
unexport
如：
示例一：
export variable = value
其等价于：
variable = value
export variable
其等价于：
export variable := value
其等价于：
variable := value
export variable
示例二：
export variable += value
其等价于：
variable += value
export variable
如果你要传递所有的变量，那么，只要一个export就行了。后面什么也不用跟，表示传递
所有的变量。
需要注意的是，有两个变量，一个是SHELL，一个是MAKEFLAGS，这两个变量不管你是否ex
port，其总是要传递到下层Makefile中，特别是MAKEFILES变量，其中包含了make的参数信
息，如果我们执行“总控Makefile”时有make参数或是在上层Makefile中定义了这个变量
，那么MAKEFILES变量将会是这些参数，并会传递到下层Makefile中，这是一个系统级的环
境变量。
但是make命令中的有几个参数并不往下传递，它们是“-C”,“-f”,“-h”“-o”和“-W
”（有关Makefile参数的细节将在后面说明），如果你不想往下层传递参数，那么，你可
以这样来：
subsystem:
cd subdir && $(MAKE)MAKEFLAGS=
如果你定义了环境变量MAKEFLAGS，那么你得确信其中的选项是大家都会用到的，如果其中
有“-t”,“-n”,和“-q”参数，那么将会有让你意想不到的结果，或许会让你异常地恐
慌。
还有一个在“嵌套执行”中比较有用的参数，“-w”或是“--print-directory”会在mak
e的过程中输出一些信息，让你看到目前的工作目录。比如，如果我们的下级make目录是“
/home/hchen/gnu/make”，如果我们使用“make-w”来执行，那么当进入该目录时，我们
会看到：
make: Entering directory `/home/hchen/gnu/make'.
而在完成下层make后离开目录时，我们会看到：
make: Leaving directory `/home/hchen/gnu/make'
当你使用“-C”参数来指定make下层Makefile时，“-w”会被自动打开的。如果参数中有
“-s”（“--slient”）或是“--no-print-directory”，那么，“-w”总是失效的。
五、定义命令包
如果Makefile中出现一些相同命令序列，那么我们可以为这些相同的命令序列定义一个变
量。定义这种命令序列的语法以“define”开始，以“endef”结束，如：
define run-yacc
yacc $(firstword $^)
mv y.tab.c $@
endef
这里，“run-yacc”是这个命令包的名字，其不要和Makefile中的变量重名。在“define
”和“endef”中的两行就是命令序列。这个命令包中的第一个命令是运行Yacc程序，因为
Yacc程序总是生成“y.tab.c”的文件，所以第二行的命令就是把这个文件改改名字。还是
把这个命令包放到一个示例中来看看吧。
foo.c : foo.y
$(run-yacc)
我们可以看见，要使用这个命令包，我们就好像使用变量一样。在这个命令包的使用中，
命令包“run-yacc”中的“$^”就是“foo.y”，“$@”就是“foo.c”（有关这种以“$
”开头的特殊变量，我们会在后面介绍），make在执行命令包时，命令包中的每个命令会
被依次独立执行。
使用变量
————
在 Makefile中的定义的变量，就像是C/C++语言中的宏一样，他代表了一个文本字串，在
Makefile中执行的时候其会自动原模原样地展开在所使用的地方。其与C/C++所不同的是，
你可以在Makefile中改变其值。在Makefile中，变量可以使用在“目标”，“依赖目标”
，“命令”或是 Makefile的其它部分中。
变量的命名字可以包含字符、数字，下划线（可以是数字开头），但不应该含有“:”、“
#”、“=”或是空字符（空格、回车等）。变量是大小写敏感的，“foo”、“Foo”和“
FOO”是三个不同的变量名。传统的Makefile的变量名是全大写的命名方式，但我推荐使用
大小写搭配的变量名，如：MakeFlags。这样可以避免和系统的变量冲突，而发生意外的事
情。
有一些变量是很奇怪字串，如“$<”、“$@”等，这些是自动化变量，我会在后面介绍。
