爱华网很多的人在看笔记本图纸时，对里面的各种代号，弄不清楚！其实这些都是英文缩写！
o0N)H)h-X5.V%k9?
1Y9p0G1T5Q0r%l'S1d首先说ALW,它的英文全称是Alway,意思是总是，如+5VALW,它用在当电源插上后，这个电压就应该都有的，所以我们在插上电源后，只有是ALW，不管是3VALW,还是5VALW，只要是ALW，都应该有它相应的电压，它是给开机电路用的，如EC等。
%d(e2v%q.}&o4|)b其次是SUS，它的英文全称是Suspend,意思是延缓，挂起的意思，如+3VSUS（SLP_S5#CTRLDPOWER这些将在上电时序中讲解）它的电压产生实在ALW的电压后面，当接收到SUS_on控制电压后就会产生此一系列的电压，此电压不是主要供给电压，只是为下一步的电压产生提供铺垫，但不代表这电压不重要，没有SUS电压，后面的电压就不会产生。
*r5D"n'w8}.'@#K0c再次是RUN电压，RUN电压没有缩写，它的意思就是跑、运行的意思，这个才是南北桥工作的主要电压，当然南北桥也需要SUS电压。系统真正运行的话就需要RUN电压正常，如果RUN电压不稳定会造成主板的不稳定。
PLTRST#)uae+c8H'a)z%}
总复位信号:PLTRST#是Intel?ICH9整个平台的总复位(如：I/O、BIOS芯片、网卡、北桥等等)。在加电期间及当S/W信号
0A:g0X7a0Q&E;W1U0w3^/[*M/R
通过复位控制寄存器（I/O寄存器CF9h）初始化一个硬复位序列时ICH9确定PLTRST#的状态。在PWROK和VRMPWRGD为高电平之后ICH9
5n,l"s'V*I(S%]&U0O.L,@/p"?
驱动PLTRST#最少1毫秒是无效的。当初始化通过复位控制寄存器(I/O寄存器CF9h)时ICH9驱动PLTRST#至少1毫秒是有效的。
4h$Z6Q,p/o注释:只有VccSus3_3正常时PLTRST#这个信号才起作用.
#b8t2{#]0[0V'[9a
"_9J!i$|&E,S7I+Z0f"d"WTHRM#热报警信号:激活THRM#为低电平信号使外部硬件去产生一个SMI#或者SCI信号
2h2L9L,P$w.v
$q7t7a+|6ZTHRMTRIP#
&m&_3u3y&W5h+`-m热断路信号:当THRMTRIP#信号为低电平型号时，从处理器发出热断路型号，ICH9马上转换为S5状态。ICH9将不等待来自处理器的-d2K9_(W:g)l(O
.u:^${&f*f,h&b3T;L准予停止的信号返回便进入S5状态。h+J/t;x(y# [+F
!z;jJ7^+S6r/C4D9mSLP_S3#:u!C;A,x(p:Z+E
S3休眠控制信号:SLP_S3#是电源层控制。当进入S3（挂起到内存）、S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所
/I7O1O3V,n;]8l5X
'Y$j8J#G:_"H9i6_有的非关键性系统电源。
6l;w)}-j"P.i/D)`9G!G!y
6d3B%R2B/B.b4c4A0[aSLP_S4#
)x"z0#o$g5TS4休眠控制信号:SLP_S4#i是电源层控制信号.当进入S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所有的非关键性系8Z-U6b0S/B
9?%r%H'Z&P8[&o
统电源。3r"DR9z+]1g.x5X
注释:这个Pin脚以前常用于控制ICH9的DRAM电源循环功能.
1x3b+Y-N:f3L注释:在一个系统中关于Intel的AMT的支持，这个信号常用于控制DRAM的电源，
$O/J+n!H5[)A1O注释：在M1状态下（当主机处于S3、S4、S5状态及可操作子系统运行状态）这个信号被强制为高电平连同SLP_M#给DIMM提供充足的电
0C)Q1s2M0y)}4R0~!I5@+f1~L
源用于可操作子系统。6f%q7C*D6d.f4S
!g8f"p;e7~7Y-}!m8B)ISLP_S5#+Y(Y3n*r'T4L#v5_/Y(I
S5休眠控制信号:SLP_S5#是一个电源层控制信号.当系统进入S5（软关机）状态时SLP_S5#用于关闭系统所有的非关键性电源。
!W;j2j7E;KY"]/I
/?$T8U0J;d+X1[.S&pSLP_M#
,M4}/["V;c4[4R#@"h可操作睡眠状态控制信号:用于电源层控制IntelAMT子系统。如果不存在可操作引擎固件，SLP_M#将与SLP_S3#同步。
3R-r'C1J+{2T7vAl8x,Q.P3F3O5w+S-e:F#W
S4_STATE#
%vS%I2N8[;G'E3]7E7LS4状态指针信号:当机器在S4或者S5状态下该信号为低电平有效。当机器在S3状态时可操作性引擎强制SLP_S4#连同SLP_S4#处于高
5n-M8V!p*G
-V-Y$LR8I(m9~8[:Q电平，这个信号能用于其它设备了解本机的当前状态
PWROK-u*M&t5t'R!G$i
电源正常信号:所有电源分配总线稳定99ms以及PCICLK稳定1ms时，PWROK给南桥一个有效标志。.PWROK可以异步驱动。PWROK低电
3V#C.s9zb#h8K0@+?8P;l0W1?/Q!G2H
平的，南桥就会认为PLTRST#有效。
*y(M+z+(v4c2m:C!b)[注释:1.在正常的三个RTC时钟周期里南桥使电源完全复位并生成完整的PLTRST#信号输出，PWROK必须是最小值处于无效状态。-H;w/@%~+p8s)K
2.PWROK必须无假信号，即使RSMRST#是低电平。
#G:H+tT3W!F2E4D1FJ/g8X%t:I+nL
CLPWROK2}&W8I,F"Y'z
控制LINK电源正常信号:当CLPWROK有xxxxxx，表示从电源到控制LINK子系统（北桥、南桥等）是稳定的以及通知南桥使CL_RST#无效5F5i)@5Y(W9X.y
"c1y(s}Q%a1F5r6H&p
直到北桥收到这个信号。:d-a#U$N$K%q8Z7M
注释:RSMRST#无效之前CLPWROK不许有效。
3M.p8B9O8T6^5D-H9b(_'X注释:在PWROK有效之后CLPWROK不许有效。5e#a&c&_8i+b
8R0]!o1l!F9x)V7j7N"z2P5U
PWRBTN#5t/L&X2x'V0u"p
电源按钮:电源按钮将引起SMI#或者SCI来指出系统的一个睡眠状态。如果系统已经是睡眠状态，那么这个信号将触发一个唤醒事件,k9A5B2nZ)C-T%t'q)]
(n;G(~6HJ%?,E*w4f+~.h6w。如果PWRBTN#有xxxxxx间超过4s，不管系统在S0、S1、S3、S4状态，这时都会无条件转换到S5状态。这个信号的内部有一个上拉电阻
;S*|'fP0EG${*g4v.t-h!~5z-W(X
及输入端有一个内设的16ms防反跳的设计。1x;b(_&m(u
"e!O2~5Er!MRI#
&n-{,P.qk-d铃声提示:这个信号是一个来自Modem的输入信号。它允许一个唤醒事件，在电源故障的时候进行保护。M0O8qr$i6e$Q;[(L
6i2K*R&B+V&j+|6G
SYS_RESET#
5i&J&@1D1ao,D系统复位:防反跳之后这个信号强制一个内部的复位。如果SMBus空闲，南桥将马上复位，另外，在系统强迫一个复位之前，
#{%b5@:^3T8H+T+i3#Yv/f(T
SYS_RESET#将等待25ms±2ms直到SMBus空闲。$`6L*l%Xk!f!}Q(i8u
#o7J%o0R)[/R!I
RSMRST#!Z&q9X"C8f/k4P0C
恢复常态的复位信号:这个信号用于重置供电恢复逻辑,所有电源都有效至少10ms这个信号才会起作用,当解除有效后,这个信号是
:z#g'r9_;j*S0`1R9x*F9c;f5f
挂起的汇流排稳定的一个标志。s%q(a"T3F+[%W%A.]
2B%G8n+C:A!}2ALAN_RST#
-s4I(I0RR8SLAN复位:当这个信号有效的时候，在LAN内部控制器进行复位，在LAN的ccLAN3_3和VccLAN1_05及VccCL3_3电源正常状态下该信1Y1Z!T0G(g3e(@5z+]8Z'r
8t%y6k:M#z(Y号才会有效。当解除有效后,这个信号是LAN汇流排稳定的一个标志;n9b7s/t(k+V-G8f'j
注释:1.在RSMRST#解除有效之前LAN_RST#必须是有效的。7L!z7A!V"G#u
2.在PWROK有效之后，LAN_RST#必须有效。*n4Q/n8pB;N
3.在VccLAN3_3和VccLAN1_05及VccCL3_3电源都正常的情况下LAN_RST#必须有效1ms。:y"J4[9U-J,M#f&k
4.如果集成网卡不用LAN_RST#可以把它连接到Vss。
+Y"T0[)z-^"B2|:j1z+H:`.K$q-U:B$n
WAKE#q8o.l:l4M9N
PCIExpress*唤醒事件:边带唤醒信号在PCIExpress插槽上有部件并发出唤醒请求信号。
)mr2f"]%V%j1]&F,t%p+r0g
:z1Y9`*n&{7E%Y0?)QMCH_SYNC#
)H1f5v%/R北桥同步信号:这个输入信号与PWROK在内部是相与的，该信号连接到北桥的ICH_SYNC#输出端。Q.P"t1S#x
"V.N:{r'c1f+E%P.k2t
SUS_STAT#/LPCPD#.wM/r)Y7e0g
挂起状态信号:该信号有效表明系统马上要进入低功率状态。它能监控这些设备以及内存从正常模式进入挂起模式，也能用于隔离
(?#z3{&g6{%N8Q#I9y%K4k6t.M3W0l
其它外围设备的输出并关闭它们的电源，该信号在LPCI/F上调用LPCPD#来实现的。
&jq5vf#i$t!?
'Yi!z(`4LSUSCLK
'U9J"l:vF6Q$Z3n/g挂起时钟信号:这个时钟是RTC时钟发生器通过其它芯片产生的时钟来输出的。
+a*v)Z/o1[:]2C3B*b6e%W8b9Z
VRMPWRGD
;~9I&C8g,?%BCPU电源正常信号:这个信号直接连接到CPU电源管理芯片，该信号正常表示VRM是稳定的。这个输入信号与PWROK在内部是相与的
2Y$h&|#b(b%~这个信号在挂起的时候是正常。
0K&J5C"A-f3^'x2l1s1u7E-f
CK_PWRGD
.].l1u/A3_/A#i时钟脉冲发生器电源正常信号:当主电源有xxxxxx这个信号去时钟发生器，当SLP_S3#和VRMPWRGD两个信号都为高电平时这个信号也是
&U${4U$r'H3T2_2u/Q6i*{$m"Y(H;v2^7a
高电平有效。1[5o&c"[0Y.w.Q
3W%j&r8DG-cPMSYNC#(仅用于笔记本电脑)/GPIO0
u2_9L+P+O"C电源管理同步信号:当该信号有效，在退出C5或者C6时该信号由北桥使CPUSLP#这个脚无效。这个信号也可以用于GPIO。
8^$}8U%l#_)c0M9P/@/H1L:K%m5b#eL
CLKRUN#(仅用于笔记本电脑)/GPIO32(仅用于桌面电脑)
+I'+t4}'6I.Q"LPCI时钟运行信号:这个信号用于支持PCICLKRUN协议。当连接到外部设备时需要申请重启时钟或者预防时钟停止。!}&_4q!r7zA#@%U&U0w
%S"r(e'k:M&q)z4~+Y;E!tDPRSLPVR(仅用于笔记本电脑)/GPIO16#y0v#5A7F0u)`^!n7l
更深层睡眠-稳压信号:这个信号用于VRM在C4状态下将电压降到更低。当这个信号为高电平，稳压器输出更低的深睡眠电压。该信号
8B/]5@:~/J3W"@
&q&};C9o-P为低电平时（默认值为低电平），稳压器输出正常的电压。（稳压器指VRM：VoltageRegulatorModule）3t!e1l?)f,F0d
$V0x5c$@:f$o%O3V+P!?DDPRSTP#(仅用于笔记本电脑)/TP1(仅用于桌面电脑)$Z7q,V&f5Z5g%Q#`1j
深度停机信号:这是DPRSLPVR信号的一个复制，低电平有效。
信号类型说明-X$w*~9e7T
ADS#I/OAddressStrobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输0g,O1a-Z#X8i"I"
BNR#I/OBlockNextRequest：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚
)y:@)N6d)t-?BPRI#OBusPriorityRequest：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用
'?.Y/?1J.l;j:]7X-_;IBREQ0#I/OBusRequest0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，
.i9C9_(N:A7f:5@*T7A:XCPURST#OCPUReset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位)h/*U-k&T9D
DBSY#I/ODataBusBusy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输
3o-}0J2l$f/E4iDEFER#ODefer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障!B9K9`2F$Q5s-s2`9_
DIVN[0：3]#I/ODynamicBusInversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送
+o'Z,xe'|)A*KDPSLP#IDeepsleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制
9w;@'S,l6f1j7eDRDY#I/ODataReady：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输
-Y'Y"r(E-R-P(I)N8@HA[31:3]#I/OHostAddressBus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的$h"?#l"j.G*t4X-S6n
HADSTB[1:0]#I/OHostAddressStrobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]#和HREQ[4:0]#有2倍的转换比率
"r4s3T2a!V3J+R1`HD[63:0]#I/OHOSTDATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反!B8@"x9?%}+W:P7R)H
HDSTBP[3:0]#
+N+h5s2c$y9p;WHDSTBN[3:0]#I/ODifferentialHostDataStrobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号!K9Y9M-]0y7t&N
选通信号数据位
0k(z#l2["D(AjHDSTBP[3]#，HDSTBN[3]#HD[63:48]#,DINV[3]#5c*_&N,C2^Y/@
HDSTBP[2]#,HDSTBN[2]#HD[47:32]#,DINV[2]#
.W;v-g*C)R;p(SHDSTBP[1]#,HDSTBN[1]#HD[31:16]#,DINV[1]#
6D!G1:h%z![$~+FHDSTBP[0]#,HDSTBN[0]#HD[15:0]#,DINV[0]#8@)B+n,H&C(D&p;B
,]*W8F"K,^(l9EHIT#I/OHit：高速缓存保持不变的请求总线
"[/w+{4X!F$t(T8O"RHITM#I/OHitModofied：高速缓存保持变更的请求总线，并且承担提供总线的任务
8B5W!?-{5Z7v:u5OHLOCK#I/OHostLock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用
信号类型说明2b2l+v'L.[3w'u'u
主机接口)Q)c7k2d-X0X4n3|6YI0j
ADS#I/OAddressStrobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输4w;l.t8Q5D2~
BNR#I/OBlockNextRequest：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚
1c#?.C5B/Q8P8j(C4NBPRI#OBusPriorityRequest：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用t3~9r8m,|,O!`"t
BREQ0#I/OBusRequest0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，4`,_#J)B)X2w1v+f
CPURST#OCPUReset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位
6R$r.y0}7fDBSY#I/ODataBusBusy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输
V1a$g/O.@$^(J!oDEFER#ODefer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障5h3?;U-r2f#R+h.G
DIVN[0：3]#I/ODynamicBusInversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送
9j,I1?7j!]3X9p8FDPSLP#IDeepsleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制
;u4J6~&@'n4G&?#e!B6Z)jDRDY#I/ODataReady：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输
;o.w3X%R1`.`HA[31:3]#I/OHostAddressBus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的
5@6@#F!_&J#T*J;rHADSTB[1:0]#I/OHostAddressStrobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]#和HREQ[4:0]#有2倍的转换比率/P!G)G/u.[/z)g5F*v
HD[63:0]#I/OHOSTDATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反)W6s;?&b4@3k/o;|1G
HDSTBP[3:0]#/i,`*@0X9b,r&P5j-S
HDSTBN[3:0]#I/ODifferentialHostDataStrobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号"t/L)G(Y'{%]*d
选通信号数据位
.?-J!n-U-]:yHDSTBP[3]#，HDSTBN[3]#HD[63:48]#,DINV[3]#3]+S0_-r+|2G2O-k/X
HDSTBP[2]#,HDSTBN[2]#HD[47:32]#,DINV[2]#
%|'x#l"o/h%r+@HDSTBP[1]#,HDSTBN[1]#HD[31:16]#,DINV[1]#
&d&j0y5k!iHDSTBP[0]#,HDSTBN[0]#HD[15:0]#,DINV[0]#-P8O.{2M2^.4G1{%v4w
3^2BO*N(C9k3v
HIT#I/OHit：高速缓存保持不变的请求总线%`'[!i;g"^!|3j!w;e"Z0E2l
HITM#I/OHitModofied：高速缓存保持变更的请求总线，并且承担提供总线的任务/h3m6S8`$y3K
HLOCK#I/OHostLock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用.?"~(y*rP3IV)J#C!R
HREQ#I/OHostRequestCommand：主机申请指挥信号，给每个申请信号定义，GMCH芯片控制每个申请信号的权限
8G+R#l"F4L2YHTRDY#OHostTargetReady：主机目标准备完成，此信号表示处理器处理的目标能进入数据传送阶段?&a!C1G/x]/n
RS[2:0]OResponseStatus：应答状态信号，所表示的应答信号为：
)y7z#f*e#p!^$j/U)a000空闲状态1O"h7d5s'S;x
001再次尝试回答
(~+XK'Z*t*t1g8[&Y010应答延迟
"L/U7Z:J0^011应答预约（不由GMCH驱动）#Y3}!|2z+^2M!P
100硬件错误（不由GMCH驱动）6u(m!d3?4H
101无数据应答0S"[,`7B!{%f
110内部写回
2y7g7R#j1D'{*v111正常应答6@%LW1f3J,V;L:a9|
DDRSDRAM接口)V8k,!]$~
SCS[3:0]#OChipSelect：片选信号，这些引脚可以选择特定的DDRSDRAM内存
%T5S5|7q:ju3X$c1kSMA[12:0]OMultiplexedMemoryAddress：多路传输存储器地址，这些信号用来为DDRSDRAM内存提供多路传输的行、列地址.o&N.q"s!?){
SBA[1:0]:v%t-cO1L'X|0X4e
OBankSelect(MemoryBankAddress)：存储层选择，这个信号定义每个DDRSDRAM内存中哪些层被选中5~#G4l.p/I#a
SRAS#ODDRRowAddressStrobe：DDR行地址锁存
%n#E1P6H#w)?SCAS#ODDRColumnAddressStrobe：DDR列地址锁存0K%m+H(i6Y7D6^4t
SWE#OWriteEnable：写入允许，同SCAS#和SRAS#配合使用2Q:T7w!h&L"s9T:K-D)J
SDQ[71:0]I/ODataLines：数据线，这些数据线用于同DDRSDRAM内存的数据线连接
(z#X:IC7f/g7JSDQS[8:0]I/ODataStrobes：数据锁存，这个信号是为了获取数据时使用的，在写周期内，SDQS[8:0]把内部存的数据连成一个环行，来保证数据不丢失，在读周期内，SDQS[8:0]把内部存的数据排成一行，逐个读入数据
#R8H%~2t'd,];u4m&]#[SCKE[3:0]OCLOCKEnable：时钟允许，这个引脚向DDRSDRAM内存发送刷新指令或者电源中断指令
3])Y+`:Q&^i;F0y;Q3CSMAB[5,4,2,1]OMemoryAddressCopies：存储器地址拷贝，这个信号和SMA[5,4,2,1]是相同的，用于减少指令时钟周期读取地址信号的时间)D.~4w3N8e&J%r
SDM[8:0]ODataMask：数据标记，在写周期的时候，这个信号如果有效，传输的数据将会被打上标记
:V%C4i't5W6A$[5rRCVENOUT#OReservedoutput：应答输出
,b)s'j,K#@1o-ZRCVENIN#OReservedinput：应答输入
%M*V7d']0T*m/c/qAGP接口信号
/D'Q*^-c%xu/[GST[2:0]OStatus：状态，向AGP提供状态信号来控制AGP工作在什么工作状态下（000~111共8种工作状态）:z'S2~2m7e5l4cX)b'Z/M
GADSTB[0]I/OAddress/DataBusStrobe-0：地址/数据总线选通信号0，为AD[15:0]和C/BE[1:0]#信号提供2倍速或是4倍速的数据时钟控制信号
我也来一点，不过没仔细看有没有重复的一、CPU接口信号说明
0g-Q$])j(q*V1.A[31:3]#I/OAddress(地址总线)&u1j7i:u._#C6h
n这组地址信号定义了CPU的最大内存寻址空间为4GB.在地址周期的第一个子周期中,这些Pin传输的是交易的地址,在地址周期的第二个子周期中,这些Pin传输的是这个交易的信息类型.6e3d-G2r'N"m3z9d(C
2.A20M#IAdress-20Mask(地址位20屏蔽).k.?S5],w/h5b%k
n此信号由ICH(南桥)输出至CPU的信号.它是让CPU在RealMode(真实模式)时仿真8086只有1MByte(1兆字节)地址空间,当超过1Mbyte位空间时A20M#为Low,A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上.
!{8z:h4~'T,a3.ADS#I/OAddressStrobe(地址选通)
,e,n'S4Z#o!f+W.@n当这个信号被宣称时说明在地址信号上的数据是有效的.在一个新的交易中,所有Bus上的信号都在监控ADS#是否有效,一但ADS#有效,它们将会作一些相应的动作,如:奇偶检查、协义检查、地址译码等操作./Ky"y2L3t/k#Y(Y
4.ADSTB[1:0]#I/OAddressStrobes
$e(W,F1C%u'b+Un这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿.相应的ADSTB0#负责REQ[4:0]#和A[16:3]#,ADSTB1#负责A[31:17]#.
#]5a&`$]7W!A5.AP[1:0]#I/OAddressParity(地址奇偶校验)(O"L'y-w:u:~&a:P
这两个信号主要用对地址总线的数据进行奇偶校验.n
1o,O+K/N&P9w!L%d6.BCLK[1:0]IBusClock(总线时钟)
*L"B.Z5z*N,B/Bn这两个Clock主要用于供应在HostBus上进行交易所需的Clock.
3A+?.D.|)_0^0d8n%J7.BNR#I/OBlockNextRequest(下一块请求)
7f$B+g9C*~0In这个信号主要用于宣称一个总线的延迟通过任一个总线代理,在这个期间,当前总线的拥有者不能做任何一个新的交易..s)Y!}(E;s)g1J
8.BPRI#IBusPriorityRequest(总线优先权请求)
"N/D5E5J,o%G1s9g5M~8gn这个信号主要用于对系统总线使用权的仲裁,它必须被连接到系统总线的适当Pin.当BPRI#有xxxxxx,所有其它的设备都要停止发出新的请求,除非这个请求正在被锁定.总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才释放总线的控制权..gs)U*{&_5W
9.BSEL[1:0]I/OBusSelect(总线选择).i4g:g,d!X.a([:d
n这两组信号主要用于选择CPU所需的频率,下表定义了所选的频率:
%B7c&OC7H3V'u10.D[63:0]#I/OData(数据总线)8K&M$W2C5d7:|.H
这些信号线是数据总线主要负责传输数据.它们提供了CPU与NB(北桥)之间64nBit的通道.只有当DRDY#为Low时,总在线的数据才为有效,否则视为无效数据.
-y6Q)^.D*P,~9d11.DBI[3:0]#I/ODataBusInversion(数据总线倒置).d/e-W1}#];B*B'v
n这些信号主要用于指示数据总线的极性,当数据总在线的数据反向时,这些信号应为Low.这四个信号每个各负责16个数据总线,见下表:
.+Z/d6k$O.G12.DBSY#I/ODataBusBusy(数据总线忙)4~/D3];y&T6i
n当总线拥有者在使用总线时,会驱动DBSY#为Low表示总线在忙.当DBSY#为High时,数据总线被释放.5k"N(K+a;i
13.DP[3:0]#I/ODataParity(数据奇偶校验):C7`0b7U/G;k0P
n这四个信号主要用于对数据总在线的数据进行奇偶校验.
&z8h5L.v6iJ14.DRDY#I/ODataReady(数据准备),T&L-}2S$;_+Z(o'F#d
当DRDY#为Low时,指示当前数据总在线的数据是有效的,若为High时,则总在线的数据为无效.n
)]3u(a0V:Z*h#h4T15.DSTBN[3:0]#I/ODataStrobe:g+T5l+A1j/S,g$;]:P
:nDatastrobeusedtolatchinD[63:0]##|!L#X4x4v"v2O-c5_%{
16.DSTBP[3:0]#I/ODataStrobe
.Y%n)GQ+x[/D%V4n*]1}DataD[63:0]#:nstrobeusedtolatchin2i5Y.R/D4U4`5T&J
17.FERR#OFloatingPointError(浮点错误)1C"X)j)O/S&k4G
n这个信号为一CPU输出至ICH(南桥)的信号.当CPU内部浮点运
