爱华网段新东 Ｃａｄｅｎｃｅ Ｃｈｉｎａ Ｌｔｄ．
段新东 Ｃａｄｅｎｃｅ Ｃｈｉｎａ Ｌｔｄ．
电子业的飞速发展，使电子设计者总是面对这样的难题，设计越来越复杂，但投入市
场的时间却越来越短。也就是说，把一个设计思想从概念变成完整的系统，这样的任务越
来越艰巨。面对这样的挑战，传统的自下而上的设计方法不再适应了。因此，设计者从设
计方法上进行了革新，即出现了自上而下的设计方法。这种新方法的出现是以硬件描述语
言（ＨＤＬ）为基础的，它的出现也极大地推动了电子设计及其自动化设计工具的发展。
自上而下（Ｔｏｐ－ｄｏｗｎ）的设计方法
用传统的自下而上的方法来实现一个复杂程度大到几百万管子水平的系统是极为困难
的。特别是像用不同组件组成一个系统时，如何协调它们，才能使整个系统具有所要求的
性能和达到设计指标。可以想象，这样一个调试的过程是一个多么艰巨复杂的工程。这时
就需要一个具有协调管理这样复杂系统设计能力的新方法—一自上而下的设计方法。它的
主要思想是从整体功能设计及其指标和要求开始，然后逐步分割，逐级设计出满足指标和
要求的系统。这是一个自然的设计方法，它大大地简化了每一级上不同设计的探索。也就
是说，在开始设计时总是可以用硬件描述语言实现为模块，而不必理会设计细节。这就是
常说的主要应关心要做什么、实现什么，而不是怎么做、如何做，这使得在短时间内实现
复杂电子系统成为现实。
现代电子系统设计自动化（ＥＳＤＡ）的工具实现自上而下设计关键因素是全面的、
可综合的硬件描述语言，混合级（例如行为级、寄存器级、门级及开关级）仿真能力及工
具框架。而硬件描述语言（ＨＤＬ）又是这些因素的核心。硬件描述语言（ＨＤＬ）不仅
是可以自成文档的，并且是有着丰富的可以在不同抽象层次描述电子设计的结构性的语言
，它也成了一个可以在它上边建立诸如混合级仿真器和其他设计工具的语言平台。
硬件描述语言（ＨＤＬ）是９０年代设计方法选择的结果，美国市场调研机构Ｄａｔ
ａＱｕｅｓｔ预言，按照市场份额来算，近年高层次设计使用ＨＤＬ的文本输入将超过门
级原理图输入。当前较为流行的硬件描述语言有两种：ＶＨＤＬ和Ｖｅｒｉｌｏｇ ＨＤ
Ｌ。
ＶＨＤＬ是在美国国防部（ＤｏＤ）发起的超高速集成电路ＶＨＳＩＣ（Ｖｅｒｙ
Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）项目指导下开发的。
ＶＨＤＬ已经是ＩＥＥＥ标准，它也是ＤｏＤ指定的ＡＳＩＣ设计的硬件描述语言。Ｖｅ
ｒｉｌｏｇ ＨＤＬ是由美国Ｃａｄｅｎｃｅ公司开发的开放的硬件描述语言，它已被Ｉ
Ｃ工业广泛采用，并且正在建议成为ＩＥＥＥ标准。
ＶＨＤＬ和Ｖｅｒｉｌｏｇ ＨＤＬ都有着较广范围的ＥＤＡ工具厂商的支持（每家
都有超过３０个的厂商提供工具），而且它们也取得了一定的标准化地位。当然，像任何
方法的改变一样，使用ＨＤＬ新的设计方法在可能的利益实现之前都有很多问题要考虑，
而且还要避免可能的“地雷”。我们从这样的设计方法和风格中得到很多“普遍的”好处
，但也应注意到每一种ＨＤＬ都是有其特别的长处和弱点的。
电子设计语言
诸如ＶＨＤＬ和Ｖｅｒｉｌｏｇ ＨＤＬ的硬件描述语言都是类似于Ｃ／ＰＡＳＣＡ
Ｌ的软件编程语言，不同的是ＨＤＬ是来描述电子硬件的。
在一个ＨＤＬ中并行的概念是真正硬件固有的，而传统的语言都是顺序的，不能精确
地反映硬件多种多样的和并行的行为。嵌在ＨＤＬ中的并行这一概念都直接对应于真正的
硬件。这样的语言可以用来建模或描述构成电路块的元件（门和开关等）、独立元件本身
（ＡＳＩＣ、ＦＰＧＡ、微处理器等）以及这些元件组成的系统。而且它允许设计在多种
抽象层次上进行描述—一从构造到行为到结构。
一种ＨＤＬ是一个基于文字的设计构成形式。它在几个方面不同于传统的硬件设计表
达形式。首先，它本身是面向文字的，而不是面向图形的；第二，它允许设计者在更高的
抽象层或多个抽象层次上进行设计，比基于原理图的设计更容易、更简单；第三，它是与
工艺互相独立的模型，也就是说，设计可以在门级或结构级之上确定，而且不考虑它们最
后实现的工艺（如ＣＭＯＳ、ＧａＡｓ等）；第四，ＨＤＬ是机器可读的和可执行的设计
描述，而原理图本身是机器不可读的。
今天，前沿电子产品开发商都使用ＨＤＬ作为他们设计构造过程的基础，一些最先进
的厂商已经完全放弃了基于原理图的设计，而更倾向于基于文字设计的风格，这是因为这
种设计风格有更强的描述能力和互操作性。而且现在由于设计输入、混合级逻辑仿真、逻
辑和测试综合、时序分析、故障模拟等强有力的ＥＤＡ工具的出现，也大大加速了ＨＤＬ
的采用。
现在，领先的ＥＤＡ工具供应商都认识到这一点，如果它们的产品包中在以ＨＤＬ为
基础的设计过程的每一步中缺乏高性能的设计能力，它们的产品就不完整。很多供应商已
经引入新产品来简化从基于原理图的方法到基于ＨＤＬ方法的转变，而这些基于ＨＤＬ的
方法有帮助设计者正确使用语言功能，或者有可以从图形输入机制产生ＨＤＬ文字的功能
。ＥＤＡ供应商们也更致力于提供完整的从前到后的工具，使独立的单点工具协同工作，
从而改善其他工具的能力。
一般来讲，基于ＨＤＬ的设计方法的好处包括提高生产效率，加强设计管理和设计交
换及再利用的效率。研究表明基于ＨＤＬ的设计方法改进了整个设计的生产效率，大约比
门级方法提高２～５倍。
一种硬件描述语言的基本好处是它的大范围的描述能力，硬件描述语言可以支持从数
字系统级到门级的硬件的行为描述。用户可以通过在不同抽象层次来描述他们设计的不同
部分而实际使用“混合级”的设计输入。而且，用户也可以使用这些层次的任何一种混合
来仿真整个设计。
ＶＨＤＬ和Ｖｅｒｉｌｏｇ ＨＤＬ都是独立于工艺技术和设计过程的。用户可以在
设计过程的较晚阶段改变其工艺决定，并且允许他们采用不同的折衷做法。随着可用于生
产的综合优化的映射技术的出现，基于ＨＤＬ的设计方法的这一好处就进一步加强了。现
在的设计综合工具使传统手工转换和对应工作变成自动化并且能被优化。
硬件描述语言也使得实际设计过程中和设计再利用中设计数据的交换管理更为有效。
在设计组内部或多种设计组织间交换设计或设计部分的能力，使得ＨＤＬ在大规模的产品
开发时很有可能变成一个极有价值的工具。设计者可以尝试很多不同的元件或模块。另一
方面，这一能力可以使设计组交换系统的高层描述，以便每个子系统在其他的设计子系统
上都能独立开发。
设计再利用也是ＨＤＬ的一个很重要的好处，使用ＨＤＬ格式不仅大大减少了典型的
与基于原理图设计有关的文件，而且它允许将来新生代的设计者更准确更有效地理解设计
并且再利用它。
ＨＤＬ的选择
目前市场上有很多同时支持ＶＨＤＬ和Ｖｅｒｉｌｏｇ ＨＤＬ的商业化工具。用户
可以为两种语言中的一个选择硬件平台（ＰＣ或ＵＮＩＸ工作站）及其性能价格比（从＄
５００至＄５００００）和工具的类型（完整的、集成的从前到后的工具，或独立的、专
门应用的点工具）。
据市场预测，ＶＨＤＬ市场将迅速增长，而Ｖｅｒｉｌｏｇ ＨＤＬ的市场增长将稍
慢一些。Ｖｅｒｉｌｏｇ ＨＤＬ每年的仿真、综合及外围设计工具的市场约有８０００
万美元，其中领先的公司有Ｃａｄｅｎｃｅ、Ｓｙｎｏｐｓｉｓ公司。现在，ＶＨＤＬ约
有２５００万美元的市场，最初是由逻辑仿真和综合工具构成这个市场。一般来说，ＶＨ
ＤＬ很高兴有来自Ｃａｄｅｎｃｅ、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ、Ｖｉｅｗ－ｌｏ
ｇｉｃ等ＥＤＡ供应商的更大支持，它的ＩＥＥＥ标准地位帮助它被新用户接受。
当选择一套基于ＨＤＬ的设计的工具时，有很多因素要考虑，其中之一是选用哪种语
言。一般来说，ＶＨＤＬ和Ｖｅｒｉｌｏｇ ＨＤＬ最基本的区别是ＶＨＤＬ首先是作为
文档，而Ｖｅｒｉｌｏｇ ＨＤＬ是作为仿真（后来有了综合）的基础来开发的，因此，
大多数情况下，Ｖｅｒｉｌｏｇ ＨＤＬ更适应以它为开发平台的工具的性能。而ＶＨＤ
Ｌ有更多的特性是面向设计文档、设计管理和交换。
工艺和工具
在选择好一种ＨＤＬ后，用户在选择设计自动化厂商和所要的自动化工具时，应首先
考虑和确定他们自己的要求和条件，例如设计规模、开发周期和长度、现有硬件资源、设
计队伍的经验等等。
一种基于ＨＤＬ的设计方法需要有三种核心技术：设计输入、混合级仿真和逻辑综合
。其他的关键工具有时序分析、故障模拟、整体布局规划（对ＩＣ和ＡＳＩＣ设计）以及
ＡＳＩＣ库支持和一个可以很方便地集成第三家或专有工具的开放环境。
市场研究表明，仿真是三个核心技术中重要的一个，它常常要占从上而下设计过程的
８０％。因此，用户应该寻找一个好的混合级仿真工具，即一个可以在不同抽象层次下仿
真基于ＨＤＬ描述的工具。仿真的性能是一个关键的问题，现在有三种基本的ＨＤＬ软件
仿真的方法：翻译、编译的Ｃ码和自然编译码。
翻译式的仿真器是将ＨＤＬ描述转换成一个数据流，这个数据流再被一个编码块（通
常由Ｃ语言写成）翻译后再用来执行。这种类型的仿真器的特点是仿真建立速度快，这虽
然对设计过程是重要的，但是它的整个运行时间通常比其他两种长。
编译Ｃ码仿真器将一个ＨＤＬ描述转换成Ｃ程序，并编译产生一个可以和其他模块及
支持内核链接的模块。最后的结果程序是一个仿真器，这种类型的仿真器在整个仿真时间
上优于翻译型的仿真器，但其建立时间特别长，这在调试过程的早期效率是很差的，另外
容量极限也常常阻碍希望做大规模仿真的设计者。
自然编译码是现在世界上最好的实现仿真的技术。它的建立时间短，运行速度快。事
实上，三种仿真技术的实际试验表明，自然编译码工具比翻译型或编译Ｃ码型工具快２～
２０倍。
仿真性能并不是用户考虑的唯一标准，还应该包括语言编辑器、设计查错和观查结果
的能力。这样一个有完整的仿真环境的高性能高效率的仿真是很重要的。用户应确认其仿
真器支持ＶＨＤＬ或Ｖｅｒｉｌｏｇ ＨＤＬ的整个语言特性。
逻辑综合是ＨＤＬ工具市场上快速增长的部分，也是一个将从高层次抽象描述转换到
其等同的结构设计的关键工具。大多数自动化工具厂商提供的综合产品是把“逻辑综合”
作为一个独立包。这是设计过程中的转换部分，而优化和映射则是在读取转换的描述和用
户提供的约束基础上优化其性能，然后将它对应到指定的工艺上。
仿真器和综合工具紧密地结合在一起工作，并且共享共同的库模型，这样的基于ＨＤ
Ｌ的设计系统的工作是最好的。最近，在综合技术方面的进步给那些对物理设计有影响的
工具以更好的配合。以前的工具常常产生这样的结果，当把设计交给ＡＳＩＣ工厂后发现
由于时序和互连问题而不能进行布线。这样在时间和成本两方面的浪费是很大的。
ＨＤＬ设计过程也是从设计输入开始，用户应该寻找一个这一过程自动化程度尽可能
高的工具。例如，一些系统提供语言助手来保证用户输入的ＨＤＬ描述语法是正确的，而
且还通过图表和表格来帮助他们减少为ＨＤＬ描述的劳动量。一个混合级的设计输入工具
允许设计者将ＨＤＬ文本和原理图结合起来
。
市场方向
在多年的开发工作后，ＶＨＤＬ蓄积了很大的发展能量。它最初的说明是在１９８７
年被审订和批准的。重新审订工作和对更新的说明的投票表决去年都已完成。Ｖｅｒｉｌ
ｏｇ ＨＤＬ现在是由ＯＶＩ（Ｏｐｅｎ Ｖｅｒｉｌｏｇ Ｉｎｔｅｎａｔｉｏｎａｌ
）控制的，去年也已将其语言说明更新，并且可望在１９９４年底通过ＩＥＥＥ１３６４
标准。
现正在几个前沿方面进行调查研究的领域是模拟的硬件描述语言（ＡＨＤＬ）（ＶＨ
ＤＬ和Ｖｅｒｉｌｏｇ ＨＤＬ是严格的数字硬件描述语言）。已经有不同的商业和学术
项目瞄准多层次模拟ＨＤＬ的开发，而且在ＶＨＤＬ重新说明的过程中，也对其模拟扩展
ＶＨＤＬ－ａ进行了讨论，现在已经确定其将成为ＩＥＥＥ１０７６．１标准，可望在今
年年底出参考手册，明年通过表决。同样，Ｖｅｒｉｌｏｇ ＨＤＬ的模拟扩展也已经发
展到这样的状态，可望在明年通过投票。Ｃａｄｅｎｃｅ公司在开发Ｖｅｒｉｌｏｇ－ａ
的同时，也开发使用ＡＨＤＬ的行为级仿真器，现在推出同时支持ＶＨＤＬ－ａ和Ｖｅｒ
ｉｌｏｇ－ａ的仿真工具Ｓｐｅｃｔｒｅ－ＨＤＬ。这将意味着模拟设计方法革新的到来
，即模拟的自上而下的混合级设计将成为现实，这将使模拟设计的周期缩短，而设计的质
量和复杂性提高。
ＶＨＤＬ的增长受到一定程度的限制，主要有三个原因。首先，是仿真性能，早期有
的工具对任务种类的真正产品来说，仿真速度都是很慢的。目前利用自然编译码方法，已
经改善了性能上的瓶颈。
另外一个具体问题是ＶＨＤＬ现有的ＡＳＩＣ库。以前很少有任何实际的模型标准供
ＡＳＩＣ厂商使用来开发ＶＨＤＬ的模型，因此，目前支持ＶＨＤＬ的ＡＳＩＣ库很少。
一个叫做ＶＩＴＡＬ（ＶＨＤＬ Ｉｎｉｔｉａｔｉｖｅ Ｔｏｗａｒｄ ＡＳＩＣ Ｌ
ｉｂｒａｒｙ）的倡导组织已经给ＩＥＥＥ提了个建设，这个建议为ＶＨＤＬ创立了一组
模型惯例的标准。最后的光明将是ＶＨＤＬ用户能在他们的环境中使用扩展的Ｖｅｒｉｌ
ｏｇ ＶＨＤＬ模型，Ｃａｄｅｎｃｅ也已经在的Ｌｅａｐｆｒｏｇ ＶＨＤＬ仿真器中
实现了这一方法。而新的ＶＨＤＬ模型开发将被简化。ＶＨＤＬ用户的第三个问题是，缺
乏一个基于ＶＨＤＬ的完整的设计过程。在仿真器、综合器、时序分析器等之间的互操作
性问题困扰着ＶＨＤＬ语言的早期用户。最近才有厂商开始提供ＶＨＤＬ的从前到后的环
境。
Ｖｅｒｉｌｏｇ ＨＤＬ市场的主要问题是，它与其开发厂商的联系和对语言特性的
注释，这两个问题都将通过ＯＶＩ解决。
两种语言都给用户在实现一个有效的自上而下的方法时提供许多好处，理想的情况将
是两种语言的互操作性提高，无限地提高到将两个语言合并，创造一个超级ＨＤＬ来满足
今天设计者的各种需要。
